距离初次建议“韬（τ）定律”仅一个多月后，华为董事、半导体业务部总裁何庭波进一步补充和细化了以时刻常数τ为中枢的后摩尔期间全新缩放表面体系。
7月3日，中国科学院科技论文预发布平台ChinaXiv最新公示论文，何庭波发布《面向多层级电子系统的时刻缩微表面》（业内也称“韬定律”）V2版块。相较于5月25日发布的V1版块，新版论文在原有表面框架基础上，补充了大批工程落地细节、实测量化数据与居品演进阶梯。
在工程落所在面，V2版块重心补充了Logic Folding（逻辑折叠）时刻中的Gear Ratio（齿比）成见，它是指夹杂键合（Hybrid Bonding）贯穿间距与芯片顶层金属布线间距之间的比例探讨。当这一比例接近1时，不同有源层之间的贯穿省略转向“单位级一语气优化”，这亦然逻辑折叠省略糟塌传统3D堆叠局限、完结性能升迁的中枢工程基础。
与此同期，V2版还新增了多代芯片的量产实测数据表，包括尚未堤防公开的麒麟2026、2027、2028和2029等新一代处置器，它们的主频、架构与研发景况等关节信息都有了直不雅的展示。其中麒麟2026和麒麟2027均已完成流片，改日这四代麒麟SoC（ 系统级芯片 ）均将选拔逻辑折叠架构，麒麟CPU（中央处置器）性能核情绪划于2029年前糟塌4GHz；AI（东谈主工智能）芯片领域，2025年的昇腾910C、2026年的昇腾950以及后续昇腾990仍将主要选拔Chiplet（芯粒）、2.5D封装和夹杂键合等训练时刻阶梯；而到2030年前后，逻辑折叠将被初次引入。论文展望，到2035年，AI硬件举座集成度有望较2026年升迁100倍以上。
淌若说V1复兴的是“为什么摩尔定律之后需要新的缩放表面”，那么V2更多复兴的是“新的缩放表面应该如安在改日落地”。
畴前半个世纪，摩尔定律的“几何缩微”鼓吹了半导体行业的发展。如今这一瞥业发展范式已然失效：单纯的尺寸减弱带来的时刻红利趋于短缺，先进制程芯片的单颗假想老本糟塌十亿好意思元。
为杰出传统工艺旅途的局限，何庭波在5月提交的V1论文中建议了“韬（τ）定律”，并进行了详备的先容。浅近来说，芯片竞赛不再看谁“作念得小”，而是看谁让信号“跑得快”。“更小的晶体管，中枢上风是开关速率更快；更密集的互连，上风是信号传输距离更短；更高的集成度，上风是数据跨模块交互更少。因此，应将时刻自己当作中枢掂量办法。”何庭波合计，晶体管、电路、芯片、系统各层级，均可界说专属特征时刻常数τ，改日芯片优化的中枢方向，应当是全局τ的缩减。
淌若说V1更多停留在表面框架层面，那么V2更像一册假想讲明书——加多了逻辑折叠、夹杂键合、救助总线、Hi-ONE光互连等关节时刻的结构默示图、工程参数和不停条目，试图讲明这些时刻不仅是成见假想，而是具备量产可行性的工程决议。
此外，V2在保留V1举座时刻阶梯的基础上，还进一步补充了麒麟改日数年的演进阶梯图。在手机芯片部分，华为依然造成至少掩盖改日四代居品的一语气研发筹谋。其中，麒麟2026和麒麟2027依然完成流片，讲明芯片依然制造出来并投入考据阶段，但还偶然依然量产；而麒麟2028和2029则是流片前阶段。况兼，从2026年运转，麒麟系列的架构将发生彰着变化。2023年—2025年，麒麟系列仍选拔传统平面架构，CPU性能中枢主频每年仅升迁约0.05GHz至0.1GHz；从2026年运转，阶梯图露出麒麟全面转向逻辑折叠架构，主频展望升迁至3.1GHz，并在2029年达到4GHz。
论文并未透露上述居品对应的具体工艺节点，而是试图讲授，在不依赖先进光刻工艺执续演进的情况下，仍不错通过逻辑架构改换再行建设起性能增长。
为讲授这一方向具备工程可行性，V2版块透露了所需的关节工艺参数、假想范例和量产考据终结等。论文指出，逻辑折叠完结的关节并不仅仅“把芯片堆起来”，而是在于完结富有低的“齿比（Gear Ratio）”。当夹杂键合间距接近顶层金属布线尺寸、齿比诽谤至3以下、并最终接近1时，3D假想空间可由传统“宏块级糟塌优化”转向“单位级一语气优化”，从而完结更接近全局最优的垂直逻辑分袂。这意味着传统3D堆叠不再只可按照功能模块进行分层，而是不错在更细粒度的电路单位层面进行假想优化。
与V1主要透露性能升迁终结不同，V2还公开了等性能条目下的实测对比数据。论文露出：与选拔传统平面架构的麒麟9030 Pro比较，选拔逻辑折叠架构的麒麟2026，在调换工艺节点下，晶体管灵验集成密度由155 MTr/mm²升迁至238 MTr/mm²；关节旅途布线长度裁减约30%；责任电压从1.1V诽谤至0.9V，完结41%的功耗下落和5.6%的功率密度下落。
何庭波在V2论文中强调，当今依然量产的麒麟2026仍属于保守版逻辑折叠决议：夹杂键合间距为1.5微米，TSV（硅通孔时刻）仅下移至顶层金属下一层，逻辑折叠也仅应用于部分关节旅途，而非悉数这个词芯片。与V1比较，V2进一步新增了下一代麒麟SoC三维结构默示图和键合界面截面图，以讲明当今完结的仅是Logic Folding（逻辑折叠）阶梯的第一阶段。按照论文筹谋，改日十年，该架构将渐渐演进至三层、四层乃至更多有源层结构，TSV也将进一步下移至M6金属层以下，从而开释杰出30%的高层布线资源。
迁徙末端芯片以外，V2论文另一项值得情态的变化，是愈加齐备地解释了τ定律怎么从单颗芯片彭胀到悉数这个词AI筹谋系统。
跟着AI磨真金不怕火集群界限从数百颗芯片彭胀到数万颗芯片，扫尾系统性能的瓶颈依然渐渐从单颗芯片算力转向数据传输效果。改日，AI系统优化的重心将不再仅仅升迁GPU（图形处置器）或AI加快器自己的筹谋智商，而是尽可能裁减数据在芯片、劳动器和机柜之间流动所需要的时刻。
在具体完结旅途上，V2论文新增了多张默示图进一步答复了Unified Bus、Hi-ONE以及3D Folding三项时刻在系统中的单干预协同。Unified Bus负责救助不同筹谋节点之间的数据传输条约，但愿减少PCIe、NVLink、以太网等多种条约休养带来的独特时延；Hi-ONE则愚弄近封装光互连替代高速铜线，完结更高带宽、更低功耗的数据传输；3D Folding则进一步把HBM、高速I/O以及供电等资源从芯片边际渐渐彭胀到悉数这个词芯片名义，升迁系统举座集成度和通讯效果。
何庭波合计，现时AI的能耗和老本，不是由筹谋自己决定，而是由数据决定。“在大界限AI集群中，杰出80%的系统能耗来自数据搬运，杰出70%的系统老本用于数据存储。”这意味着，在AI期间，裁减数据在芯片之间、机柜之间以及封装里面的传输时刻，其进军性依然不亚于裁减芯片完成筹谋所需的时刻。
此外，在AI芯片演进阶梯方面开云入口，论文进一步细化了昇腾改日十年的时刻完结旅途：2030年前后，逻辑折叠将初次引入AI加快器居品，并渐渐发展至3D Folding架构。“改日需要通过逻辑折叠和3D Folding，将供电、HBM以及光互连渐渐从芯片边际彭胀至悉数这个词芯片名义，以撑执更高集成度AI系统的发展。”论文还展望，到2035年前后，在逻辑折叠、3D Folding、Unified Bus和Hi-ONE等多项时刻协同演进下，AI硬件举座集成度有望较2026年升迁100倍以上。